Easylogic ECO工具最大的特色就是简单易用，功能强大。任何IC设计工程师都可以快速上手，无需手工去分析电路修改逻辑，一次运行即可得到最优ECO结果。并且工具运行速度快，可以在最短时间内帮助工程师完成Functional ECO任务。

因为现在芯片设计越来越复杂，因此大部分公司在每一步设计环节都会保存这一步产生的中间电路，例如综合后的电路、插入DFT逻辑的电路、已经完成布局布线的电路等等。当出现逻辑功能变更的需求时，所有设计环节产生的中间电路都需要进行Functional ECO操作。因此，任何设计环节都需要Functional ECO。

随着现在设计越来越复杂，在IC设计流程中出现逻辑功能变更的需求几乎是难以避免的，如果每次出现逻辑变更都需要重头设计，则项目周期可能会延迟数月甚至更久，给公司造成巨大损失。而Functional ECO只需要数天的时间就可以快速完成逻辑功能变更的需求，避免重头设计，从而保证项目进度、使得产品能够按时交付，因此Functional ECO在IC设计流程中是不可或缺的步骤。

Easylogic ECO支持先进工艺设计（如10纳米及以下工艺），并且在海内外知名芯片设计公司已经完成大量10纳米及以下工艺的Functional ECO任务，深受客户好评。

可以。扫描链等测试电路在ECO过程中不会被破坏。并且如果在ECO过程中在网表中加入新的寄存器，Easylogic ECO还可以将新生成的寄存器自动加入到扫描链中，自动进行扫描链更新及缝合。

支持。Easylogic ECO会充分考虑电路中的Isolation、Level shifter等特殊单元，保证在ECO过程中不会破坏低功耗多电压域的相关约束。

是的。Easylogic ECO会充分针对电路物理性能对补丁逻辑进行优化。通过考虑电路逻辑单元级数(Logic level)、时钟树、单元物理位置等信息来实现更容易满足物理性能的补丁逻辑。

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